维特比译码器的VHDL模块化实现

• 作者: 汪东旭 陈坚
• 来源期刊: 上海交通大学学报
• 学科: 工学
• 关键词: 维特比译码器 软判决最大似然 欧氏距 硬件描述语言
• 年，卷（期）: 1999,（9）
• 页码范围: 1075-1079
• 分类号: TN402
• 语种: 中文
• DOI: 10.3321/j.issn:1006-2467.1999.09.005

摘要

在维特比译码器的软判决最大似然算法的基础上,提出一种新的基于坐标变换的找点算法,它只需求8点欧氏距,使问题大大简化,同时可获得4 dB的编码增益.随后串行地实现了加-比-选模块,并用组合电路结构化实现了移位输出.根据CCITT V.32 bit/s用硬件描述语言(VHDL)合理地实现了整个译码器,得到了更快的速度和更小的电路规模.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	陈坚	上海交通大学电子工程系	47	311	10.0	16.0
2	汪东旭	上海交通大学电子工程系	12	148	6.0	12.0