VLSI电路中互连线的延迟及串扰的数值模拟

• 作者: Reinhard Streiter Thomas Gessner Thomas Otto 宋任儒 肖夏 阮刚
• 来源期刊: 电子学报
• 学科: 工学
• 关键词: 大规模集成电路 延迟 串扰
• 年，卷（期）: 2000,（5）
• 所属期刊栏目: 科研通信
• 页码范围: 142-144
• 页数: 3页
• 分类号: TN405.97
• 字数: 1938字
• 语种: 中文
• DOI: 10.3321/j.issn:0372-2112.2000.05.044

摘要

用数值计算方法详细地模拟了VLSI电路中金属互连线的延迟及串扰.模拟结果表明:互连线宽W同互连线节距P之比W/P=0.5～0.6是获得最小时间延迟并满足串扰限制的最佳尺寸,模拟还给出了用铜代替铝金属线及用low-k电介质(εlow-k=0.5εSiO2)代替SiO2后,延迟及串扰的改善程度.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	阮刚	复旦大学专用集成电路与系统国家重点实验室	15	116	6.0	10.0
2	肖夏	Chemnitz技术大学微技术中心	4	41	4.0	4.0
3	Reinhard Streiter	Chemnitz技术大学微技术中心	3	23	3.0	3.0
4	宋任儒	复旦大学专用集成电路与系统国家重点实验室	5	25	3.0	5.0
5	Thomas Otto	Chemnitz技术大学微技术中心	3	23	3.0	3.0
6	Thomas Gessner	Chemnitz技术大学微技术中心	3	23	3.0	3.0