RTL组合电路描述的Verilog HDL编译器的设计

• 作者: 张大方 邝继顺 陈骥
• 来源期刊: 湖南大学学报（自然科学版）
• 关键词: Verilog HDL ISCAS 85/89 Benchmark 寄存器传送级描述 编译器 电路测试
• 年，卷（期）: 2001,（4）
• 所属期刊栏目: 计算机科学
• 页码范围: 99-103
• 页数: 5页
• 分类号: TP306+3
• 语种: 中文
• DOI: 10.3321/j.issn:1000-2472.2001.04.021

摘要

设计了一个针对ISCAS 85/89 Benchmark,用于RTL组合电路Verilog HDL描述的编译器.这个编译器可以作为RTL电路测试研究的辅助工具.在对Verilog HDL和RTL描述的特点进行分析的基础上,阐述了该编译器解析Verilog HDL描述、创建功能模块类库和将RTL描述转化为无层次分块的门级描述的基本原理,提出了主要问题的解决策略.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张大方	湖南大学计算机科学系	295	2498	22.0	33.0
2	邝继顺	湖南大学计算机科学系	82	418	11.0	16.0
3	陈骥	湖南大学计算机科学系	4	16	2.0	4.0