基于.25um工艺的层次式时间驱动的版图设计

• 作者: 吴万里 姚庆栋 张明 韩晓霞
• 来源期刊: 电路与系统学报
• 学科: 工学
• 关键词: 系统芯片(SOC) 布局规划 层次式 时间驱动 设计流程
• 年，卷（期）: 2001,（4）
• 所属期刊栏目: 技术报告
• 页码范围: 51-55
• 页数: 5页
• 分类号: TP311.1
• 字数: 4944字
• 语种: 中文
• DOI: 10.3969/j.issn.1007-0249.2001.04.012

摘要

集成电路(IC)发展到了系统芯片(SOC)时代.超深亚微米系统芯片具有规模大、复杂度高、系统时钟频率快的特点,传统的设计流程由于设计规模有限和时序难以收敛等原因,已难以适用于系统芯片的设计;常用的展平式(flal)版图设计方法,会导致工具处理能力严重不足.本文提出了一个完整的系统芯片的设计流程以及基于该流程的层次式、时间驱动的版图设计方法.设计过程采用自上而下的(top-down)的约束分配和时间驱动方式以满足时延约束,实现时序收敛:布局规划采用层次式模块分割以适应芯片规模大的要求.针对8VSB芯片采用.25um 工艺在商用软件平台上对上述新方法进行了验证.实验结果表明,60万门的8VSB芯片速度可达到108Mhz.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张明	浙江大学信息与通信工程研究所	91	722	15.0	22.0
2	姚庆栋	浙江大学信息与通信工程研究所	107	768	16.0	21.0
3	韩晓霞	浙江大学信息与通信工程研究所	9	38	4.0	6.0
4	吴万里	浙江大学信息与通信工程研究所	2	3	1.0	1.0