高并行度拼板型测试:真的有效益吗?

• 来源期刊: 集成电路应用
• 学科: 工学
• 年，卷（期）: 2002,（2）
• 所属期刊栏目: 设备与材料
• 页码范围: 43-50
• 页数: 8页
• 分类号: TP3
• 字数: 8357字
• 语种: 中文
• DOI: 10.3969/j.issn.1674-2583.2002.02.013

摘要

我们是否相信器件的高并行度拼板型(Panel)测试(strips and leadframes,图1)与今日工厂之测试相比,确会增加生产力并降低成本?或者,我们是否仅仅考虑到增加了测试的并行度,而忽视了其他因素,如设备的利用率,占地面积等,以至于花了很大投入却收效甚微?我们能否知道转入并行拼板测试会不会行之有效?