适于SoC的统一设计语言SystemVerilog

• 作者: 陈杰 颜永红 黎宝峰
• 来源期刊: 半导体技术
• 学科: 工学
• 关键词: 片上系统 建模 验证
• 年，卷（期）: 2003,（12）
• 所属期刊栏目: 专题报道(数字信号处理)
• 页码范围: 25-29
• 页数: 5页
• 分类号: TN402|TN492
• 字数: 3507字
• 语种: 中文
• DOI: 10.3969/j.issn.1003-353X.2003.12.009

摘要

顺应SoC的发展趋势,Accellera标准组织提议了一个统一设计语言SystemVerilog.本文主要讨论了SystemVerilog的特点、设计优势、现状和未来趋势等,并给出了一些实例.SystemVerilog是C、C++、Superlog和Verilog的混合,它极大地扩展了抽象结构层次的设计建模和验证的能力,是SoC设计的最佳统一语言.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	陈杰	中国科学院微电子中心	247	3126	30.0	49.0
2	颜永红	湖南大学应用物理系	45	423	10.0	20.0
3	黎宝峰	湖南大学应用物理系	2	13	1.0	2.0