改进结构的64位CMOS并行加法器设计与实现

• 作者: 孙旭光 来逢昌 毛志刚
• 来源期刊: 半导体学报
• 学科: 工学
• 关键词: 二进制并行加法器 时钟延迟多米诺逻辑 动态复合门
• 年，卷（期）: 2003,（2）
• 所属期刊栏目: 研究论文
• 页码范围: 203-208
• 页数: 6页
• 分类号: TN402
• 字数: 3126字
• 语种: 中文
• DOI: 10.3321/j.issn:0253-4177.2003.02.019

摘要

介绍了一个用于高性能的微处理器和DSP处理器的快速64位二进制并行加法器.为了提高速度,改进了加法器结构,该结构大大减少了加法器各级门的延迟时间.基于改进的加法器结构,有效地使用动态复合门、时钟延迟多米诺逻辑和场效应管尺寸缩小技术,可以取得良好的电路性能.该加法器采用UMC 2.5V 0.25μm 1层多晶5层金属的CMOS工艺实现.完成一次加法运算的时间是700ps,比传统结构的加法器快20%;面积和功耗分别是0.16mm2和200mW@500MHz,与传统结构加法器相当.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	毛志刚	哈尔滨工业大学微电子中心	58	658	14.0	23.0
2	来逢昌	哈尔滨工业大学微电子中心	31	200	7.0	12.0
3	孙旭光	哈尔滨工业大学微电子中心	3	17	2.0	3.0