浮点加法器的VHDL算法设计

• 作者: 吴琼 肖梓祥
• 来源期刊: 现代电子技术
• 关键词: 加法器 算法 结构映射 进位链路
• 年，卷（期）: 2003,（4）
• 所属期刊栏目: 仿真与测试
• 页码范围: 46-48
• 页数: 3页
• 分类号: TN79
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2003.04.018

摘要

以浮点加法器的算法设计和结构映射为例,讨论了如何进行面向对象的ASIC系统的设计,并给出浮点加法器部分模块的VHDL描述.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	肖梓祥	解放军信息工程大学计算机系	4	11	2.0	3.0
2	吴琼	解放军信息工程大学计算机系	4	15	3.0	3.0