基于VHDL语言的定时时基校正电路设计

• 作者: 王林 陈翠琴
• 来源期刊: 现代电子技术
• 关键词: 定时 时钟校正 VHDL 加法器
• 年，卷（期）: 2004,（6）
• 所属期刊栏目: 监测与分析
• 页码范围: 21-22
• 页数: 2页
• 分类号: TP312
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2004.06.009

摘要

介绍了一种用于校正定时电路时基信号的方法,基于VHDL硬件描述语言来设计与实现,并给出了主要VHDL原代码和仿真波形图.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	王林	西安理工大学自动化学院	74	1063	14.0	31.0
2	陈翠琴	西安理工大学自动化学院	2	3	1.0	1.0