卷积码Viterbi译码器的FPGA设计与实现

• 作者: 刘建强 殷贤华
• 来源期刊: 现代电子技术
• 关键词: 卷积码 Viterbi算法 FPGA VB
• 年，卷（期）: 2004,（9）
• 所属期刊栏目: 数码技术
• 页码范围: 47-48
• 页数: 2页
• 分类号: TN911.22
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2004.09.019

摘要

主要介绍了卷积码中Viterbi译码器的FPGA实现方案.方案中设计了幸存路径交换寄存器模块,充分利用FPGA中丰富的触发器资源,减小了译码器状态控制的复杂度,提高了VB译码器的运行速度.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	殷贤华	桂林电子工业学院电子工程系	27	98	6.0	9.0
2	刘建强	桂林电子工业学院电子工程系	2	17	2.0	2.0