一种高性能32位浮点乘法器的ASIC设计

• 作者: 赵忠武 陈禾 韩月秋
• 来源期刊: 系统工程与电子技术
• 学科: 工学
• 关键词: 浮点乘法器 Booth编码 树状列压缩
• 年，卷（期）: 2004,（4）
• 所属期刊栏目: 计算机开发与应用
• 页码范围: 531-534
• 页数: 4页
• 分类号: TN492
• 字数: 2754字
• 语种: 中文
• DOI: 10.3321/j.issn:1001-506X.2004.04.031

摘要

介绍了一种32位浮点乘法器的ASIC设计.通过采用改进Booth编码的树状4:2列压缩结构,提高了乘法器的速度,降低了系统的功耗,且结构更规则,易于VLSI实现.整个设计采用Verilog HDL语言结构级描述,用TSMC 0.25标准单元库进行逻辑综合.采用三级流水技术,完成一次32位浮点乘法的时间为 28.98 ns,系统的时钟频率可达103.52 MHz.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	韩月秋	北京理工大学电子工程系	100	1508	19.0	35.0
2	陈禾	北京理工大学电子工程系	62	493	15.0	19.0
3	赵忠武	北京理工大学电子工程系	2	32	2.0	2.0