高速Viterbi译码器中加-比-选单元的设计与实现

• 作者: 张昌芳 雷菁
• 来源期刊: 信息技术
• 学科: 工学
• 关键词: Viterbi译码 一步"加-比-选" M步"加-比-选" 流水线 FPGA
• 年，卷（期）: 2004,（12）
• 所属期刊栏目: 应用技术
• 页码范围: 25-28,32
• 页数: 5页
• 分类号: TN492
• 字数: 1786字
• 语种: 中文
• DOI: 10.3969/j.issn.1009-2552.2004.12.007

摘要

限制高速Viterbi译码实现的"瓶颈"为具有非线性反馈特征的"加-比-选"单元.文献[3]在分析"加-比-选"运算代数结构的基础上提出了M步"加-比-选"算法.本文进一步发掘了该算法的并行性,并利用FPGA内寄存器资源丰富的特点,在Xilink 的FPGA上采用流水线结构实现了基于M步"加-比-选"算法的"加-比-选"单元.仿真结果表明,该方案有效地克服了传统"加-比-选"单元的"瓶颈"效应,极大地提高了Viterbi译码器的译码速率.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	雷菁	国防科技大学电子科学与工程学院	69	329	11.0	14.0
2	张昌芳	国防科技大学电子科学与工程学院	10	45	5.0	6.0