基于Verilog的门级功耗建模及实际应用

• 作者: 邱丹
• 来源期刊: 现代电子技术
• 关键词: 功耗建模 加法器 Verilog硬件描述语言 CMOS
• 年，卷（期）: 2004,（22）
• 所属期刊栏目: 计算机应用
• 页码范围: 65-66,70
• 页数: 3页
• 分类号: TP312
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2004.22.025

摘要

对数字电路中的功耗产生机理进行了分析,根据此原理,利用Verilog硬件描述语言编写了一个门级功耗模型,并将他应用到3种不同结构的加法器中,分别测量其功耗,分析了功耗大小不同的原因.理论分析的结果与实际测量的结果是一致的,说明了该功耗模型的正确性.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	邱丹	南京理工大学电光学院	1	3	1.0	1.0