一种降低DSP芯片总线功耗的设计方案

• 作者: 成嵩 李立健 王东琳
• 来源期刊: 计算机应用研究
• 关键词: SoC 总线 低功耗
• 年，卷（期）: 2005,（10）
• 所属期刊栏目: 研究探讨
• 页码范围: 74-76,79
• 页数: 4页
• 分类号: TP336
• 语种: 中文
• DOI: 10.3969/j.issn.1001-3695.2005.10.023

摘要

介绍了一种低功耗总线设计方案,在设计方案中提出了一种新的编码算法,并将其与一种低功耗译码器结合来降低总线的功耗.试验中选取了一些常用的DSP算法,结果证明这种方法可以有效降低DSP处理器中数据总线和地址总线的功耗,平均可达到对数据总线降低21.56%和对地址总线降低40.29%.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李立健		2	9	2.0	2.0
2	成嵩		1	5	1.0	1.0
3	王东琳		1	5	1.0	1.0