利用高速并行BCD数减法实现等精度数字频率计的设计

• 来源期刊: 电测与仪表
• 学科: 工学
• 关键词: 等精度数字频率计 BCD数减法 BCD数除法 FPGA
• 年，卷（期）: 2005,（10）
• 所属期刊栏目: 产品设计与分析
• 页码范围: 27-29,16
• 页数: 4页
• 分类号: TM935.1
• 字数: 2127字
• 语种: 中文

摘要

利用Altera公司的FPGA(ACEX1K EP1K30TC144-3)器件为主控器.在软件上,采用VHDL硬件描述语言编程及并行BCD数减法实现BCD数除法的实现方法,极大地减少了硬件资源的占用.与单片机为主控器的频率计相比,软件设计语言灵活,硬件更简单,速度更快.实践证明,利用FPGA设计较复杂的数字系统,电路性能可靠,设计的周期较短,可移植性好,具有很强的实用性.该系统在1Hz～60MHz范围内,测量精度在全域范围内相对误差恒为十万分之一.