静态时序分析在高速FPGA设计中的应用

• 作者: 周海斌
• 来源期刊: 电子工程师
• 学科: 工学
• 关键词: 静态时序分析(STA) 验证 FPGA 时序约束 时序收敛
• 年，卷（期）: 2005,（11）
• 所属期刊栏目: 信号处理与显示技术
• 页码范围: 41-44
• 页数: 4页
• 分类号: TN911.72
• 字数: 2551字
• 语种: 中文
• DOI: 10.3969/j.issn.1674-4888.2005.11.014

摘要

介绍了采用STA(静态时序分析)对FPGA(现场可编程门阵列)设计进行时序验证的基本原理,并介绍了几种与STA相关联的时序约束.针对时序不满足的情况,提出了几种常用的促进时序收敛的方法.结合设计实例,阐明了STA在高速、大规模FPGA开发中的应用.实践表明,随着数字设计复杂度的增加,在后端的时序验证环节,与传统的动态门级时序仿真相比,采用STA方法的优势在于可以全面、高效地完成验证任务.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	周海斌		7	125	6.0	7.0