基于FPGA的快速加法器的设计与实现

• 作者: 吴海波 赵亚威
• 来源期刊: 现代电子技术
• 关键词: 加法器 进位 FPGA Verilog HDL 流水线
• 年，卷（期）: 2005,（10）
• 所属期刊栏目: 数字/模拟电路
• 页码范围: 113-115
• 页数: 3页
• 分类号: TP342+.2
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2005.10.046

摘要

加法器是算术运算的基本单元,可以有多种实现结构,采用不同的结构实现其耗用的资源和运算的速度也各不相同.本文研究了基于FPGA的常用加法器的结构及其设计方法,对各自性能加以分析比较,在此基础上采用流水线结构设计了一个8位的加法器.并在Xilinx公司的ISE 5.2i软件环境下,采用VHDL和Verilog HDL硬件描述语言进行了设计实现并使用Modelsim进行仿真验证,在此基础上对其性能进行了比较分析.实验结果表明流水线加法器的速度高于其他结构实现的加法器.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	赵亚威		17	154	7.0	12.0
2	吴海波		3	11	1.0	3.0