可综合的基于Verilog语言的有限状态机的设计

• 作者: 刘德贵 李便莉
• 来源期刊: 现代电子技术
• 关键词: VerilogHDL语言 FSM状态机 综合 逻辑
• 年，卷（期）: 2005,（10）
• 所属期刊栏目: 数字/模拟电路
• 页码范围: 116-118
• 页数: 3页
• 分类号: TP312
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2005.10.047

摘要

VerilogHDL是一种硬件描述语言,他不仅可以在门级和寄存器传输级描述硬件,也可以在算法级对硬件加以描述,因此将采用VerilogHDL语言描述的设计转变成逻辑门构成的电路绝非简单的处理过程.状态机是数字系统的控制单元,包括时序逻辑和组合逻辑,语言描述较为抽象,如果句柄编写不规范,综合工具就很难把抽象思维变为门级电路.由于VerilogHDL语言本身的特点,许多面向仿真的语句虽然符合语法规则却不能综合,这在设计中必须避免.本文介绍了VerilogHDL语言的综合实质,研究了编写可综合的状态机的方法、步骤以及综合原则,具有一定的参考价值.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李便莉	西安电子科技大学通信工程学院	5	16	2.0	4.0
2	刘德贵	西安电子科技大学综合业务网国家重点实验室	1	10	1.0	1.0