DSP芯片中全加器电路的优化设计

• 作者: 史江一 方建平 朱志炜 郝跃
• 来源期刊: 电路与系统学报
• 学科: 工学
• 关键词: 数字信号处理(DSP) 全加器 改进型CPL结构
• 年，卷（期）: 2006,（2）
• 所属期刊栏目: 研究简报
• 页码范围: 145-148
• 页数: 4页
• 分类号: TN405
• 字数: 1963字
• 语种: 中文
• DOI: 10.3969/j.issn.1007-0249.2006.02.034

摘要

全加器在DSP芯片中是一个非常重要的逻辑器件,在DSP芯片内部存在着大量的加法器,通过对加法器的优化设计,可以使DSP芯片的性能得到提高.在本文中以CPL结构(Complementary pass transistor logic)加法器为基础提出了一种优化的加法器结构.并且通过HSPICE仿真,对28个晶体管的CMOS加法器、传统的CPL加法器和改进型的CPL加法器进行了比较.仿真的结果表明:改进型CPL加法器在功耗和延时等特性上比传统的28-T CMOS结构加法器和一般的CPL结构加法器有较大的提高.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	郝跃	西安电子科技大学微电子研究所	312	1866	17.0	25.0
2	史江一	西安电子科技大学微电子研究所	15	81	6.0	8.0
3	方建平	西安电子科技大学微电子研究所	13	118	6.0	10.0
4	朱志炜	西安电子科技大学微电子研究所	19	96	5.0	8.0