一种全差分增益提升运放的设计与建立特性优化

• 作者: 仇玉林 苏立
• 来源期刊: 电子器件
• 学科: 工学
• 关键词: 全差分 增益提升运放 建立特性优化
• 年，卷（期）: 2006,（1）
• 页码范围: 162-165
• 页数: 4页
• 分类号: TN722.7|TN432
• 字数: 1575字
• 语种: 中文
• DOI: 10.3969/j.issn.1005-9490.2006.01.046

摘要

在2.5 V电源电压下采用中芯国际(SMIC) 0.25 μm混合信号CMOS工艺设计了一个单级全差分运算放大器.所设计的运放采用了增益提升技术,其主运放为一个带有开关电容共模反馈的全差分折叠-共源共栅运放,两个带有连续时间共模反馈的全差分折叠-共源共栅运放作为辅运放用来提升主运放的开环增益.此外,本文还提出了一种可用于增益提升运放高速设计的基于仿真的优化方法.仿真结果表明,所设计运放的直流增益可达102 dB,单位增益频率为822 MHz;通过高速优化,其达到0.1%精度的建立时间为4 ns.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	仇玉林	中国科学院微电子研究所	54	383	10.0	17.0
2	苏立	中国科学院微电子研究所	2	6	1.0	2.0