基于Verilog HDL的高效状态机设计

• 作者: 温国忠
• 来源期刊: 电子工程师
• 学科: 工学
• 关键词: 有限状态机 Verilog HDL One-hot编码
• 年，卷（期）: 2006,（6）
• 所属期刊栏目: 微电子与基础产品
• 页码范围: 4-7
• 页数: 4页
• 分类号: TN4
• 字数: 1279字
• 语种: 中文
• DOI: 10.3969/j.issn.1674-4888.2006.06.002

摘要

用Verilog HDL(硬件描述语言)进行有限状态机电路设计,由于设计方法不同,综合出来的电路结构、速度、面积和时延特性都会有很大的差别,甚至某些臃肿的电路还会产生难以预料的问题.因此,很有必要深入探讨在用Verilog HDL进行有限状态机设计中,如何简化电路结构、优化电路设计的问题.文中根据有限状态机的设计原理,描述了有限状态机设计的几种设计方法,分析了影响状态机设计时延、速度和电路综合面积问题,提出了一种高效状态机设计方法,并给出了基于VerilogHDL程序综合得到的电路图,验证了方法的正确性.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	温国忠	深圳职业技术学院电子与信息工程学院	6	161	4.0	6.0