基于Verilog HDL的可综合有限状态机设计

• 作者: 刘志军 王立华 魏芳
• 来源期刊: 电子工程师
• 学科: 工学
• 关键词: 有限状态机 Verilog HDL 状态编码 综合
• 年，卷（期）: 2006,（6）
• 所属期刊栏目: 微电子与基础产品
• 页码范围: 8-10,41
• 页数: 4页
• 分类号: TN91
• 字数: 3343字
• 语种: 中文
• DOI: 10.3969/j.issn.1674-4888.2006.06.003

摘要

Verilong HDL(硬件描述语言)不仅可以在门级和寄存器传输级进行硬件描述,也可以在算法级对硬件加以描述.有限状态机是数字系统中的重要组成部分.文中研究了用Verilog HDL设计有限状态机时可以采用的不同的编码方式和描述风格,并介绍了有限状态机综合的一般原则.最后以存储控制器状态机为例,分别用Synplify Pro和QuartusⅡ对设计进行了综合和仿真验证.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	刘志军	山东大学信息科学与工程学院	27	326	9.0	17.0
2	王立华	山东大学信息科学与工程学院	9	161	6.0	9.0
3	魏芳	山东大学信息科学与工程学院	13	172	7.0	13.0