基于FPGA的高速Viterbi译码器优化设计和实现

• 作者: 傅民仓 冯立杰 李文波
• 来源期刊: 现代电子技术
• 关键词: 卷积码 Viterbi译码 ACS预计算 FPGA
• 年，卷（期）: 2006,（7）
• 所属期刊栏目: 通信设备
• 页码范围: 52-54
• 页数: 3页
• 分类号: TN764
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2006.07.024

摘要

卷积码作为信道纠错编码在通信中得到了广泛的应用,而其相应的Viterbi译码器随着约束度N的增大其硬件复杂度成指数增加,硬件复杂度的大小决定译码速度.采用预计算的思想,避免了常规算法中的重复计算;对Viterbi译码器的核心模块ACS进行了优化设计,提出了一种FPGA实现方案,简化了接口电路、提高了速度.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	傅民仓		21	191	5.0	13.0
2	冯立杰		38	232	6.0	14.0
3	李文波		6	133	3.0	6.0