Garfield 5微处理器芯片的电源网络和面积优化

• 作者: 汪珺 罗岚
• 来源期刊: 电子器件
• 学科: 工学
• 关键词: 布局 面积 电源环 电源网络
• 年，卷（期）: 2006,（3）
• 页码范围: 651-653,659
• 页数: 4页
• 分类号: TN4
• 字数: 2331字
• 语种: 中文
• DOI: 10.3969/j.issn.1005-9490.2006.03.011

摘要

深亚微米的集成电路设计中,芯片的面积与成本是紧密相连的.随着芯片的面积增大,其制造成本不断增加,但芯片成品率却急剧下降.因此在后端版图设计中,设计人员的目标之一就是应尽可能减小芯片的面积.本文介绍了Garfield5系统芯片的版图设计中,如何利用Synopsys公司的后端设计工具Astro,在布局布线等各个步骤中对芯片面积和电源网络进行设计和优化,并成功实现典型情况下的125MHz时钟频率、5.0mm×5.0mm以内的芯片面积.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	罗岚	东南大学国家专用集成电路系统工程技术研究中心	27	260	10.0	14.0
2	汪珺	东南大学国家专用集成电路系统工程技术研究中心	1	5	1.0	1.0