宽频带数字锁相环设计及基于FPGA的实现

• 作者: 李晓东
• 来源期刊: 电子测量技术
• 学科: 工学
• 关键词: DPLL FPGA 数字环路滤波器 时钟恢复 宽频带
• 年，卷（期）: 2006,（5）
• 所属期刊栏目: 可编程器件应用
• 页码范围: 103-106,121
• 页数: 5页
• 分类号: TP3
• 字数: 3036字
• 语种: 中文
• DOI: 10.3969/j.issn.1002-7300.2006.05.034

摘要

简要介绍了一种在FPGA中实现全数字锁相环(DPLL)的原理与方法,重点介绍了采用可控模数分频器实现的数字锁相环中宽频带捕获的方法与实现过程.文中采用较为简单的方法实现了捕获时间小而捕获带宽又相当宽的全数字锁相环,解决了"捕获时间"和"捕获带宽"指标相互矛盾的问题.可直接用于同步串行通信中二进制码流的同步时钟的恢复,且可自动跟踪接收码流速率的变换.该设计是基于FPGA的模块化设计,便于其他数字系统设计及通信系统的移植和集成.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李晓东		12	118	5.0	10.0