基于FPGA的RISC CPU设计

• 作者: 吴静 龙惠民
• 来源期刊: 兵工自动化
• 学科: 工学
• 关键词: RISC CPU FPGA 三级层次存储体系 WISHBOEN接口
• 年，卷（期）: 2006,（12）
• 所属期刊栏目: 软件开发与应用
• 页码范围: 86-87,92
• 页数: 3页
• 分类号: TN402
• 字数: 1219字
• 语种: 中文
• DOI: 10.3969/j.issn.1006-1576.2006.12.039

摘要

基于FPGA的RISC CPU系统,以RISC CPU为核心,FPGA为目标芯片,RISC CPU与存储器使用WISHBONE总线接口.采用高速缓存、主存和虚拟存储器三级层次体系,以哈佛结构满足同时钟周期内同时处理取指令和读写数据的请求.其Cache系统含标志寄存器、数据寄存器和状态机.当CPU读取Cache的数据时,先将物理地址的最高位与标志存储器中对应地址标签比较.判断是否将数据总线直接传送给CPU.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	龙惠民	西南科技大学信息与控制工程学院	12	28	3.0	4.0
2	吴静	西南科技大学信息与控制工程学院	33	136	8.0	9.0