Viterbi解码器RTL级设计优化

• 作者: 喻希
• 来源期刊: 现代电子技术
• 关键词: 卷积码 Viterbi解码器 寄存器传输级 数字通信系统
• 年，卷（期）: 2006,（23）
• 所属期刊栏目: 工控技术
• 页码范围: 137-139,142
• 页数: 4页
• 分类号: TN764
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2006.23.051

摘要

当今芯片产业竞争激烈,速度低、面积大、功耗高的产品难以在市场中占有一席之地.Viterbi解码器作为一种基于最大后验概率的最优化卷积码解码器,被广泛应用于多种数字通信系统中,却由于其较高算法复杂程度,给芯片设计带来了挑战.针对芯片的速度、面积和功耗,通过对Viterbi解码器RTL级设计的若干优化方法进行研究和讨论,实现了一个应用于DVB-S系统的面积约为2万门的Viterbi解码器.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	喻希	同济大学通信软件及专用集成电路设计中心	2	7	2.0	2.0