基于FPGA/CPLD的占空比为1:n的n分频器的设计

• 作者: 何静 李清峰
• 来源期刊: 现代电子技术
• 关键词: Verilog HDL CPLD/FPGA 数字逻辑电路设计 占空比 n分频器
• 年，卷（期）: 2006,（8）
• 所属期刊栏目: 仪器与仪表
• 页码范围: 17-18
• 页数: 2页
• 分类号: TN772
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2006.08.015

摘要

CPLD和FPGA都是可编程逻辑器件,利用他们进行数字系统设计具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及实时在线检验等优点.Verilog HDL是目前应用最为广泛的硬件描述语言之一,可以用来进行各种层次的逻辑设计,也可以进行数字系统的逻辑综合、仿真验证和时序分析.简要介绍了CPLD/FPGA器件的特点和应用范围,并以占空比为1:5的5分频器的设计为例,介绍了在Max+Plus Ⅱ开发软件下,利用Verilog HDL硬件描述语言设计数字逻辑电路的过程和方法,最后给出了仿真波形.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李清峰		23	134	5.0	11.0
2	何静		26	78	5.0	7.0