"龙腾"R2微处理器Cache单元的设计与实现

• 作者: 屈文新 樊晓桠
• 来源期刊: 计算机工程与应用
• 学科: 工学
• 关键词: 高速缓冲存储器 一级Cache 二级Cache Cache一致性
• 年，卷（期）: 2006,（17）
• 所属期刊栏目: 博士论坛
• 页码范围: 22-25
• 页数: 4页
• 分类号: TP303
• 字数: 4814字
• 语种: 中文
• DOI: 10.3321/j.issn:1002-8331.2006.17.008

摘要

合理地组织一个多级的高速缓冲存储器(Cache)是一种有效的减少存储器访问延迟的方法.论文提出了一种设计32位超标量微处理器Cache单元的结构,讨论了一级Cache、二级Cache设计中的关键技术,介绍了Cache一致性协议的实现,满足了"龙腾"R2微处理器芯片的设计要求.整个芯片采用0.18um CMOS工艺实现,芯片面积在4.1mm×4.1mm之内,微处理器核心频率超过233 MHz,功耗小于1.5W.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	樊晓桠	西北工业大学航空微电子中心	170	1393	17.0	29.0
2	屈文新	西北工业大学航空微电子中心	6	78	4.0	6.0