基于FPGA的串行RS+Viterbi级联译码器的设计与实现

• 作者: 刘兴钊 向征 池中明
• 来源期刊: 上海航天
• 学科: 工学
• 关键词: 级联码 RS码 卷积码 欧几里德算法 维特比算法 现场可编程逻辑阵列
• 年，卷（期）: 2007,（4）
• 所属期刊栏目: 研究简报
• 页码范围: 53-57
• 页数: 5页
• 分类号: TN911.22
• 字数: 3369字
• 语种: 中文
• DOI: 10.3969/j.issn.1006-1630.2007.04.011

摘要

提出了一种基于现场可编程逻辑阵列(FPGA)的RS码(255,223)级联卷积码(4,3,3)译码器及其实现,给出了系统结构.其中级联译码器均采用串行结构,减少了资源占用.卷积译码使用Viterbi算法,给出了其初始化网络、分支度量计算、加比选、累计度量储存、幸存路径储存和回溯等主要部分;RS译码采用欧几里德算法,给出了伴随式计算、错误位置和错误值多项式计算(钱搜索计算错误位置、福尼算法计算错误值)、模二和计算解码输出等关键部分.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	刘兴钊	上海交通大学电子信息与电气工程学院	55	287	9.0	13.0
2	向征	上海交通大学电子信息与电气工程学院	4	19	2.0	4.0
3	池中明		1	1	1.0	1.0