一种用于高速流水线ADC的时钟管理器

• 作者: 周小康 庞世甫 李威 王继安 龚敏
• 来源期刊: 电子与封装
• 学科: 工学
• 关键词: 流水线ADC 50％占空比 延迟锁相环 无交叠时钟
• 年，卷（期）: 2007,（3）
• 所属期刊栏目: 电路设计
• 页码范围: 20-23,37
• 页数: 5页
• 分类号: TN402
• 字数: 2367字
• 语种: 中文
• DOI: 10.3969/j.issn.1681-1070.2007.03.006

摘要

文章设计了一种用于高速流水线ADC的时钟管理器,该电路以延迟锁相环(DLL)电路为核心,由偏置电路、时钟输入电路、50%占空比稳定电路和无交叠时钟电路构成.该电路用0.35μm BiCMOS工艺条件下cadence spectre仿真.由测量结果可知,时钟管理器可以实现70MHz～300MHz有效输出.在250MHz典型频率下测得峰值抖动为16ps,占空比为50%,功耗为47mW.仿真结果表明该时钟管理器具有高速度、高精度、低功耗的特点,适用于高速流水线ADC.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李威	电子科技大学微电子与固体电子学院	49	283	8.0	14.0
2	龚敏	四川大学物理科学与技术学院微电子技术四川省重点实验室	109	372	10.0	12.0
3	庞世甫	四川大学物理科学与技术学院微电子技术四川省重点实验室	4	8	2.0	2.0
4	王继安	电子科技大学微电子与固体电子学院	11	74	4.0	8.0
5	周小康	四川大学物理科学与技术学院微电子技术四川省重点实验室	1	4	1.0	1.0