一种非写回整数除法器的并行结构设计

• 作者: 刘冀
• 来源期刊: 电子工程师
• 学科: 工学
• 关键词: 除法器 非写回算法 并行结构 硬件循环结构 循环展开
• 年，卷（期）: 2007,（2）
• 所属期刊栏目: 微电子与基础产品
• 页码范围: 15-17,24
• 页数: 4页
• 分类号: TN4
• 字数: 3350字
• 语种: 中文
• DOI: 10.3969/j.issn.1674-4888.2007.02.006

摘要

嵌入式微处理器是近年来国内研究的热点之一,如何以合适的成本实现高效的硬件除法单元是其中的一个技术难点.针对嵌入式微处理器设计的要求,介绍一种基于标准部件的整数除法器.电路用1个标准64位加法器、3个64位寄存器和3个64位多路选择器为主体实现非写回除法算法,在0.09 μm工艺下以全定制方法实现的数据通道部分仿真时延为0.92 ns.另外,针对多周期数字系统的基本结构之一硬件循环结构介绍一种逻辑优化方法.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	刘冀	同济大学微电子中心	1	6	1.0	1.0