基于Verilog语言的可预置加减计数器的设计

• 作者: 胡滨
• 来源期刊: 现代电子技术
• 关键词: Verilog HDL 可逆计数器 ModelSim 可预置加减计数器
• 年，卷（期）: 2007,（16）
• 所属期刊栏目: 数字/模拟电路
• 页码范围: 177-178,181
• 页数: 3页
• 分类号: TN47
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2007.16.059

摘要

计数器是大规模集成电路中运用最广泛的结构之一.在模拟及数字集成电路设计当中,灵活地选择与使用计数器可以实现很多复杂的功能,可以大量减少电路设计的复杂度和工作量.讨论了一种可预置加减计数器的设计,运用Verilog HDL语言设计出了一种同步的可预置加减计数器,该计数器可以根据控制信号分别实现加法计数和减法计数,从给定的预王位开始计数,并给出详细的VerilogHDL源代码.最后,设计出了激励代码对其进行仿真验证,实验结果证明该设计符合功能要求,可以实现预定的功能.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	胡滨		6	24	3.0	4.0