(2,1,7)卷积码Viterbi译码器FPGA实现方案

• 作者: 施乐宁 邓中亮 韩可
• 来源期刊: 现代电子技术
• 关键词: Viterbi译码 FPGA 卷积码 寄存器交换 回溯
• 年，卷（期）: 2007,（15）
• 所属期刊栏目: 通信设备
• 页码范围: 90-92,96
• 页数: 4页
• 分类号: TN74
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2007.15.030

摘要

移动通信系统标准中普遍采用卷积码作为信道编码方案.本文阐述了目前最常用的卷积码译码算法——Viterbi译码算法,然后给出了(2,1,7)卷积码编码电路FPGA实现方法.该方法给出了新的Viterbi幸运路径算法和高效的状态度量存储技术,可以充分利用FPGA的优势获得较好的译码结果.利用幸存路径交换寄存器模块,能有效减少存储量并降低功耗.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	邓中亮	北京邮电大学电子工程学院	165	1541	20.0	31.0
2	施乐宁	北京航空航天大学电子信息工程学院	3	22	3.0	3.0
3	韩可	北京邮电大学电子工程学院	7	38	4.0	6.0