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原文服务方: 现代电子技术       
摘要:
竞争冒险作为数字电路设计中经常会遇到的现象,存在可能导致高速电路或毛刺敏感电路的逻辑错误.以k变模可逆计数器设计中出现的竞争冒险现象为例,从程序、仿真波形、综合电路等方面较为详细地介绍了应用VHDL进行数字电路设计中竞争冒险现象产生的原因,并提出了采用同步时序电路设计的原则消除竞争冒险的方法.
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FPGA
竞争冒险
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单杠计数器
单杠计数器
AT89C5l单片机
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基于Verilog语言的可预置加减计数器的设计
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可预置加减计数器
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文献信息
篇名 K变模可拟计数器竞争冒险现象的消除
来源期刊 现代电子技术 学科
关键词 竞争冒险 计数器 VHDL 同步时序电路
年,卷(期) 2007,(24) 所属期刊栏目 数字/模拟电路
研究方向 页码范围 185-186,190
页数 3页 分类号 TP302.2
字数 语种 中文
DOI 10.3969/j.issn.1004-373X.2007.24.065
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研究主题发展历程
节点文献
竞争冒险
计数器
VHDL
同步时序电路
研究起点
研究来源
研究分支
研究去脉
引文网络交叉学科
相关学者/机构
期刊影响力
现代电子技术
半月刊
1004-373X
61-1224/TN
大16开
1977-01-01
chi
出版文献量(篇)
23937
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