高速整数除法器的实现及仿真

• 作者: 刘杰
• 来源期刊: 福建电脑
• 学科: 工学
• 关键词: 循环减法 整数除法 VHDL
• 年，卷（期）: 2007,（10）
• 所属期刊栏目: 应用与开发
• 页码范围: 162-163
• 页数: 2页
• 分类号: TP3
• 字数: 1744字
• 语种: 中文
• DOI: 10.3969/j.issn.1673-2782.2007.10.098

摘要

采用VHDL语言,运用循环减法实现除法运算,不但使完成一次除法的时间大大缩短,而且极大地减少了硬件资源的占用.其高效性和准确性,通过仿真实验得到了较好的验证,并且可以通过修改VHDL程序来实现不同数据类型的除法运算.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	刘杰	福州大学信息与通信工程系	22	57	4.0	6.0