Logical Effort理论在电路设计中的应用

• 作者: 金钊
• 来源期刊: 现代电子技术
• 关键词: Logical Effort 深亚微米 延迟 逻辑门
• 年，卷（期）: 2007,（2）
• 所属期刊栏目: 集成电路
• 页码范围: 189-191
• 页数: 3页
• 分类号: TN432
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2007.02.065

摘要

介绍了一种对于包含较长互连线的CMOS电路的优化方法,该方法是在Logical Effort理论基础上加入互联电阻模型得到的.这是一种简单的延迟模型,非常适合于快速而又有效的手工计算.有助于快速的预测电路的最小延迟,并以此优化电路的结构和逻辑门的尺寸.通过仿真证明了,当逻辑结构不是简单的反相器时,一样可以通过带互联电阻模型的Logical Effort模型得到简单的优化方案.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	金钊	同济大学微电子中心	6	38	2.0	6.0