基于FPGA的直接序列扩频发射机的设计与实现

• 作者: 方华京 方翌炜
• 来源期刊: 科技与创新
• 关键词: FPGA Verilog HDL 直接序列扩频 发射机
• 年，卷（期）: 2007,（17）
• 所属期刊栏目: PLD CPLD FPGA应用
• 页码范围: 185-190
• 页数: 6页
• 分类号: TP839
• 语种: 中文
• DOI: 10.3969/j.issn.1008-0570.2007.17.074

摘要

本文以Altera公司的FPGA为硬件平台,以MAX-PLUSII为设计工具,实现直接序列扩频(DSSS)发射机,顶层采用图形设计方式,各模块是基于Verilog HDL设计的.本设计中待发射信息是以循环读ROM的方式读取,信道编码采用(2,1,7)卷积码,扩频模块采用扩频长度255的kasami码,极性变换模块为3bit量化模式,内插模块为每两比特间插入7bit,输出滤波为16阶的FIR滤波器.文中给出了本设计实现的系统整体方框图,Verilog HDL代码实现及其仿真结果.仿真结果表明本设计精确度高,稳定且输出无毛刺.