基于FPGA的(3,6)LDPC码并行译码器设计与实现

• 作者: 杜兴民 钟永信
• 来源期刊: 科技与创新
• 关键词: LDPC码 校验矩阵 最小和算法 FPGA
• 年，卷（期）: 2007,（8）
• 所属期刊栏目: PLD CPLD FPGA应用
• 页码范围: 214-216
• 页数: 3页
• 分类号: TN919.3
• 语种: 中文
• DOI: 10.3969/j.issn.1008-0570.2007.08.089

摘要

本文基于Altera的FPGA(Statix Ⅱ-EP2S30F484C3)架构,实现了码率为1/2,帧长为1008bits的规则(3,6)LDPC码译码器.所采用的最小-和算法相对于传统的和-积算法在不损失译码性能的前提下,降低了硬件实现的复杂度,设计的并行结构有效地解决了串行结构所带来译码延时过大的问题,最大译码速率可达到60 Mbit/s.为LDPC码的实际应用奠定了良好的基础.