用于高速ADC的低抖动时钟稳定电路

• 作者: 周述涛 张奉江 张正璠 张红
• 来源期刊: 半导体技术
• 学科: 工学
• 关键词: 高速A/D转换器 延迟锁相环 占空比稳定 时钟抖动
• 年，卷（期）: 2008,（12）
• 所属期刊栏目: 集成电路设计与开发
• 页码范围: 1143-1147
• 页数: 5页
• 分类号: TN432
• 字数: 2985字
• 语种: 中文
• DOI: 10.3969/j.issn.1003-353X.2008.12.025

摘要

介绍了一种用于高速ADC的低抖动时钟稳定电路.这个电路由延迟锁相环(DLL)来实现.这个DLL有两个功能:一是通过把一个时钟沿固定精确延迟半个周期,再与另一个沿组成一个新的时钟来调节时钟占空比到50%左右;二是调节时钟抖动.该电路采用0.35 μm CMOS工艺,在Cadence Spectre环境下进行仿真验证,对一个8 bit、250 Msps采样率的ADC,常温下得到的时钟抖动小于0.25 ps rms(典型的均方根).

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张红		25	109	4.0	10.0
3	张正璠	中国电子科技集团公司第二十四研究所模拟集成电路国家重点实验室	17	94	6.0	9.0
4	周述涛	中国电子科技集团公司第二十四研究所模拟集成电路国家重点实验室	6	33	5.0	5.0
5	张奉江	中国电子科技集团公司第二十四研究所模拟集成电路国家重点实验室	2	15	2.0	2.0