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用Verilog HDL进行FPGA设计的原则与方法
用Verilog HDL进行FPGA设计的原则与方法
作者:
孙德玮
祁晓磊
蔡学良
基本信息来源于合作网站,原文需代理用户跳转至来源网站获取
FPGA
Verilog HDL
EDA
硬件描述语言
摘要:
Verilog HDL是目前较流行的一种硬件描述语言,在FPGA设计中有着广泛的应用.本文首先介绍了Verilog HDL语言的特点以及用其进行FPGA硬件开发的原则,然后在熟悉FPGA的硬件结构原理的基础上,遵循FPGA设计流程,以分频器和状态机为例,分别讨论了组合逻辑电路和时序逻辑电路各自的特点及其设计输入方法;最后结合FPGA的硬件特点,分析了将用Verilog HDL语言设计的电路的进行综合与设计优化并最终实现为硬件电路的方法.
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文献信息
篇名
用Verilog HDL进行FPGA设计的原则与方法
来源期刊
电子测试
学科
工学
关键词
FPGA
Verilog HDL
EDA
硬件描述语言
年,卷(期)
2008,(3)
所属期刊栏目
微处理器及可编程器件应用
研究方向
页码范围
67-71
页数
5页
分类号
TP271
字数
4291字
语种
中文
DOI
10.3969/j.issn.1000-8519.2008.03.015
五维指标
作者信息
序号
姓名
单位
发文数
被引次数
H指数
G指数
1
祁晓磊
2
60
2.0
2.0
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蔡学良
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3
孙德玮
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研究主题发展历程
节点文献
FPGA
Verilog HDL
EDA
硬件描述语言
研究起点
研究来源
研究分支
研究去脉
引文网络交叉学科
相关学者/机构
期刊影响力
电子测试
主办单位:
北京自动测试技术研究所
出版周期:
半月刊
ISSN:
1000-8519
CN:
11-3927/TN
开本:
大16开
出版地:
北京市100098-002信箱
邮发代号:
82-870
创刊时间:
1994
语种:
chi
出版文献量(篇)
19588
总下载数(次)
63
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