基于System Verilog语言的设计验证技术

• 作者: 张媛 闫沫
• 来源期刊: 现代电子技术
• 关键词: System Verilog 随机约束 功能覆盖率 断言 面向对象
• 年，卷（期）: 2008,（6）
• 所属期刊栏目: 电路设计
• 页码范围: 8-11
• 页数: 4页
• 分类号: TN492
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2008.06.004

摘要

随着集成电路设计规模的不断增大,设计验证工作越来越困难.介绍IEEE新标准System Verilog语言中用于验证的随机约束、功能覆盖率、断言技术和利用面向对象思想构建验证平台的一般方法.这些方法能极大提高芯片设计的效率,降低芯片设计的风险,减轻测试工程师的负担.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张媛	长安大学研究生部	22	190	8.0	13.0
2	闫沫	西安建筑科技大学机电工程学院	21	126	5.0	10.0