VHDL语言在电路设计中的优化

• 作者: 陈志刚
• 来源期刊: 电子测试
• 学科: 工学
• 关键词: VHDL语言 毛刺 状态机
• 年，卷（期）: 2008,（9）
• 所属期刊栏目: 测试工具与解决方案
• 页码范围: 75-77,86
• 页数: 4页
• 分类号: TN492
• 字数: 3024字
• 语种: 中文
• DOI: 10.3969/j.issn.1000-8519.2008.09.017

摘要

VHDL设计是行为级的设计.利用 VHDL 设计电路是目前对于较复杂的电路系统进行设计时的最好选择,但设计中如何进行电路的简化直接关系到电路的复杂度及可靠性.VHDL语言的优化设计旨在充分利用CPLD/FPGA所提供的硬件资源,使项目设计能适配到一定规模的CPLD/FPGA芯片中,并提高系统的工作速度、降低系统功耗.优化的主要目标是减少适配所需要的宏单元数.本文分析了 VHDL设计中容易引起电路复杂化的原因,提出了相应的解决方法.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	陈志刚		3	10	2.0	3.0