基于FPGA的PLL动态配置设计与实现

• 作者: 张栗榕 张犁 石光明
• 来源期刊: 电子科技
• 学科: 工学
• 关键词: PLL动态配置 Actel APA600 LVDS 时钟源
• 年，卷（期）: 2008,（5）
• 所属期刊栏目: 电子·电路
• 页码范围: 37-41
• 页数: 5页
• 分类号: TN911.7
• 字数: 3313字
• 语种: 中文
• DOI: 10.3969/j.issn.1007-7820.2008.05.011

摘要

介绍了Actel FPGA中PLL(Phase Locked Logic)的结构和相关特性,提出了一种基于Actel FPGA(Field Programmable Gate Array)的PLL动态配置的原理方案,并给出了一个具体的实现系统.本系统仅通过外部和Actel APA600相连的少数控制线,就可以在输入66 MHz的时钟条件下,对PLL进行6 MHz～155 MHz范围内准确、快速地变频(变频值必须是PLL能产生的合法时钟频率值),在3μs内就可以得到想要的时钟频率.同时为了使输出的高速时钟稳定、可靠,还采用了LVDS(Low Voltage Differential Signaling)技术对时钟信号进行了处理.本设计系统具有接口简单、实时性强、稳定度高等特点,目前已成功应用到某电子学与信息处理系统中.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张犁	西安电子科技大学电子工程学院	10	84	5.0	9.0
2	石光明	西安电子科技大学电子工程学院	64	1970	13.0	44.0
3	张栗榕	西安电子科技大学电子工程学院	1	12	1.0	1.0