32位高性能浮点乘法器芯片设计研究

• 作者: 朱恩 黄宁
• 来源期刊: 电子工程师
• 学科: 工学
• 关键词: 浮点乘法器 阵列式结构 改进的Booth编码 树状结构 流水线
• 年，卷（期）: 2008,（1）
• 所属期刊栏目: 计算机与自动化技术
• 页码范围: 57-59,76
• 页数: 4页
• 分类号: TP332.2
• 字数: 2418字
• 语种: 中文
• DOI: 10.3969/j.issn.1674-4888.2008.01.018

摘要

介绍了FFT(快速傅里叶变换)系统中32位高性能浮点乘法器的芯片设计.其中24位定点乘法部分采用两种不同的结构进行对比:经典的阵列式结构和改进Booth编码的树状4:2列压缩结构,后者提高了乘法器的性能.整个设计采用Verilog HDL语言进行RTL(寄存器传输级)描述,并在QuartusⅡ平台下完成了FPGA(现场可编程门阵列)仿真验证,然后结合synopsys逻辑综合工具Design Compiler以及TSMC O.18 μm CMOS工艺库完成了综合后仿真.最后,将综合后得出的网表送入后端设计工具Apollo进行了自动布局布线.本次设计采用流水线技术,系统时钟频率可达250 MHz.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	朱恩	东南大学射频与光电集成电路研究所	64	419	9.0	16.0
2	黄宁	东南大学射频与光电集成电路研究所	7	30	4.0	5.0