AVS视频解码器中VLD模块的硬件设计

• 作者: 郑军
• 来源期刊: 现代电子技术
• 关键词: AVS视频标准 变长解码 FPGA Verilog HDL
• 年，卷（期）: 2008,（24）
• 所属期刊栏目: 电路设计
• 页码范围: 24-26
• 页数: 3页
• 分类号: TP368.1
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2008.24.008

摘要

AVS是我国自主制定的音视频编码技术标准.提出一种新的适用于AVS视频解码的变字长解码(VLD) 结构,重点研究AVS变字长码的特点,通过合理的码字分割解决码字的存储问题,采用桶式移位器,使得每个时钟能处理1个码字.采用Verilog 语言进行设计、模拟,并通过了FPGA 验证.采用0.18 μm CMOS 工艺库综合,在50 MHz的时钟频率下工作时电路规模达到1.6万门左右.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	郑军	同济大学通信软件及专用集成电路设计中心	1	0	0.0	0.0