8254的Verilog实现和FPGA验证

• 作者: 张盛兵 潘永峰 王亮 谭永亮
• 来源期刊: 电子测量技术
• 学科: 工学
• 关键词: IP Verilog FPGA验证
• 年，卷（期）: 2008,（1）
• 所属期刊栏目: 嵌入式技术
• 页码范围: 150-152
• 页数: 3页
• 分类号: TP334.7
• 字数: 1464字
• 语种: 中文
• DOI: 10.3969/j.issn.1002-7300.2008.01.045

摘要

用verilog 硬件描述语言实现了定时/计数器8254的RTL模型,该模型与标准8254功能时序完全相同,可作为一个IP核嵌入SOC系统.在此基础上,提出了一种FPGA单模块验证方法--ROM施加激励法,并在Altera Stratix EP1S80上予以实现,对上述8254IP核进行了全面的功能和时序验证.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张盛兵	西北工业大学计算机科学与工程系	142	912	15.0	23.0
2	王亮	西北工业大学计算机科学与工程系	70	320	10.0	13.0
3	谭永亮	西北工业大学计算机科学与工程系	4	12	2.0	3.0
4	潘永峰	西北工业大学计算机科学与工程系	2	2	1.0	1.0