基于VerilogHDL的数字时钟表设计

• 作者: 周正华 王云 邹继军
• 来源期刊: 福建电脑
• 学科: 工学
• 关键词: VerilogHDL 数字时钟表 同步时序方式
• 年，卷（期）: 2008,（8）
• 所属期刊栏目: 应用与开发
• 页码范围: 162,134
• 页数: 2页
• 分类号: TP3
• 字数: 2046字
• 语种: 中文
• DOI: 10.3969/j.issn.1673-2782.2008.08.098

摘要

传统的数字时钟表采用了众多的分立元器件,但是,随着系统复杂度的不断提高,用传统时钟系统设计方法很难满足设计需求.因此,介绍基于VerilogHDL设计的数字时钟表设计并用仿真软件MAXplusⅡ仿真实验结果.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	邹继军	东华理工大学电子与机械工程学院	47	244	10.0	14.0
2	王云	东华理工大学电子与机械工程学院	8	16	2.0	4.0