多FPGA设计的时钟同步

• 作者: 姚丹 宋威 张立超 方穗明 钱程
• 来源期刊: 计算机工程
• 学科: 工学
• 关键词: 现场可编程逻辑门阵列 时钟偏差 延迟锁相环
• 年，卷（期）: 2008,（7）
• 所属期刊栏目: 工程应用技术与实现
• 页码范围: 245-247
• 页数: 3页
• 分类号: TP303
• 字数: 3327字
• 语种: 中文
• DOI: 10.3969/j.issn.1000-3428.2008.07.087

摘要

在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能.为减少时钟偏差,该文提出一种多数字延迟锁相环(DLL)电路.该电路将时钟的传输电路放入DLL的反馈环路.利用DLL的延迟锁定特性,对FPGA间的时钟传输延时进行补偿,减少FPGA间的时钟偏差,解决多FPGA的时钟同步问题.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	宋威	北京工业大学电子信息与控制工程学院	8	87	5.0	8.0
5	方穗明	北京工业大学电子信息与控制工程学院	12	139	6.0	11.0
6	张立超	北京工业大学北京市嵌入式系统重点实验室	5	25	2.0	5.0
7	姚丹	北京工业大学北京市嵌入式系统重点实验室	4	61	2.0	4.0
8	钱程	北京工业大学北京市嵌入式系统重点实验室	3	20	1.0	3.0