准循环LDPC码译码器的FPGA实现

• 作者: 何庆涛 周正 葛建华
• 来源期刊: 空间电子技术
• 学科: 工学
• 关键词: 低密度校验码 最小和算法 部分并行结构 译码器
• 年，卷（期）: 2009,（1）
• 所属期刊栏目: 传输系统
• 页码范围: 40-43,102
• 页数: 5页
• 分类号: TP3
• 字数: 2920字
• 语种: 中文

摘要

文章提出了一种可以兼容不同码率规则和非规则准循环低密度校验码(LD-PC)的部分并行译码结构,基于该部分并行结构在Altera公司的StratixⅡ-EP2S90器件上验证并实现了DTMB标准中三种准循环低密度校验码的译码器.FPGA资源统计表明,在并行路数相同的情况下,采用该部分并行结构可以节省大约45%的逻辑单元.